Laporan Akhir - Percobaan 1 - Modul 2
J-K Flip Flop dan D Flip Flop
Gambar 1. Jurnal Percobaan
Terdiri dari 2 yaitu, Modul D'Lorenzo dan Jumper
1. Modul D'Lorenzo
Gambar 2. Modul D'Lorenzo
2. Kabel Jumper
1. Buatlah rangkaian
seperti pada gambar
berikut.
Gambar 4. Rangkaian dalam bentuk symbol D'Lorenzo
Gambar 5. Rangkaian Proteus
2. Buatlah kondisi
switch-switch seperti pada jurnal yang telah disediakan
3. Catat kondisi
logika dari Probe H4, H3, H6 dan H7.
Setelah Itu Rangkai dengan modul D'lorenzo
Pada Rangkaian terdapat 7 switch dengan nama B0 sampai B6, switch tersebut digunakan untuk menentukan input dari masing-masing flip flop.
Untuk Rangkaiaan J-K Flip-Flop yang Bagian kanan, dengan menggunakan IC 74LS112 terdapat 5 masukan R, S, J, K, CLK dan 2 keluaran Q, Q'. Prinsip kerja dari rangkaian seperti ini ialah output akan dipengaruhi pertama kali dilihat dari Masukan R dan S. Memiliki konsep yang sama dengan flip flop R-S namun berupa active LOW. Saat bagian S aktif dengan logika 0 (Active low) dan R=1, maka rangkaian bersifat set atau output Q= 1 dan Q' = 0. Lalu saat R = 0 dan S=1 maka rangkaian bersiftat reset atau output Q = 0 dan Q' = 1. Saat Set dan Reset aktif atau 0 keduanya maka akan terjadi kondisi terlarang yaitu Q = 1 dan Q' = 1.
Namun, jika R dan S tidak aktif atau R = 1 dan Q =1 maka output rangkaian didasarkan kepada inputan J-K dan clocknya. Pada J-K flip-flop perubahan terjadi jika diberi clock, jika pada salah satu variasi kondisi kita tidak memberikan clock maka J-K flip flop tidak akan menghasilkan perubahan pada outputnya. Prinsip kerja akan sama seperti flip flop R-S. Dimana saat J aktif maka rangkaian bersifat set dan jika K aktif bersifat reset pada outputnya sama seperti saat R-S aktif. Yang membedakan R-S dengan J-K yaitu saat kondisi J dan K aktif keduanya maka akan terjadi Toggle. Toggle sendiri yaitu output yang dihasilkan mengalami perubahan berupa kebalikan dari kondisi sebelumnya, perubahan tersebut akan mengikuti kondisi dari clock.
Untuk rangkaian D Flip Flop bagian kiri memiliki 4 inputan dan 2 output. Konsep dari D flip flop pada rangkaian akan sama dengan J-K flip flop yang sudah dijelaskan. D flip flop akan aktif atau dapat mempengaruhi output jika R dan S tidak aktif, karena bersifat active LOW maka R dan S harus berlogika 1. Pada D flip flop sendiri akan berfungsi jika diberi clock sama seperti J-K. Pada D flip flop selama Clock aktif maka D flip flop hanya punya 2 kondisi yaitu kondisi set atau kondisi reset. Kondisi set terjadi jika D flip flop berlogika 1 dan kondisi set terjadi ketika D flip flop diberi inputan 0.
Pada jurnla percobaan:
Kondisi 1, B1 = 0 dan B0 = 1 selebihnya dianggap dont care atau tidak dipedulikan walau bagaimanapun input yang diberikan tidak mempengarruhi output. B1 dan B0 akan mengarahkan ke Input S dan R dari kedua flip flop sehingga output kedua flip flop berdasarkan R-S flip flop. Karena bersifat active low maka rangkaian bersifat S dan output bernilai Q = 1 dan Q ' = 0 pada masing masing flip flop.
Kondisi 2, B1= 1 dan B0 = 0 selebihnya dont care. Sama seperti kondisi satu output diambil alih oleh R-S yang active LOW sehingga pada kondisi ini rangkaian bersifat reset dan Q = 0 serta Q' = 1 pada kedua output flip flop.
Kondisi 3, B1=0 dan B0 = 0 selebihnya dont care. Karena S dan R pada rangkaian aktif maka pada kedua flip flop terjadi kondisi terlarang atau semua output bernilai 1.
Pada Kondisi berikutnya R dan S tidak aktif sehingga output berdasarkan JK pada JK flip flop dan D pada D flip flop.
Untuk kondisi 5, dengan kondisi B0 = 1; B1 = 1; B2 = 0; B3 = clock; B4 = 1; B5 = 1; B 6 = mengikuti output sebelumnya. Pada D flip flop inputan D belogika 1 sehingga bersifat reset atau output Q = 0 dan Q' = 1. Terjadi hal yang sama dengan JK flip flop dimana J mati dan K akti maka Output bersifat reset atau Q = 0 dan Q' = 1
Untuk kondisi 6, dengan kondisi B0 = 1; B1 = 1; B2 = 1; B3 = clock; B4 = 0; B5 dont care; B6 = 0, didapatkan output JK Flip Flop Q = 1; Q' = 0 dan output D Flip-Flop berupa Q = 1; Q' = 0 maka karena set reset aktif low dan tidak aktif maka kita mengikuti nilai J, K, D, clock dan sesuai dengan teori pada tabel kebenaran.
Untuk kondisi 7 di mana B0 = 1; B1 = 1; B2 = 1; B3 = clock; B4 = 1; B5 = B6 = tidak ada. pada JK flip flop didapatkan output Q = toggle; Q' = toggle. hal tersebut dikarenakan input pada J dan K aktif sehingga output dari JK Flip Flop akan berkebalikan secara terus-menerus sesuai dengan clocknya. Lalu pada D flip flop tidak terdapat output karena input pada clock dan D flip flop tidak diberikan.
1. Bagaimana jika B0 dan B1 sama-sama diberi logika 0 dan apa yang terjadi pada rangkaian?
Jawab:
Jiika B0 dan B1 diberi logika 1 maka pada masing-masing rangkaiaan flip flop, baik JK dan D flip flop akan mengaktifkan bagian R dan S yang bersifat active Low. sehingga semua output didasarkan kepada R dan S tanpa memperhatikan inputan lain, Namun karena R dan S aktif bersamaan berarti sifat set dan reset dari R S flip flop akan aktif sekaligus. Hal ini menghasilakn output Q =1 dan Q' = 1 pada kedua keluaran flip-flop. Ini disebut sebagai kondisi terlarang karena output Q dan Q' memiliki logika yang sama atau 1. Disebut terlarang sebab pada flip flop fungsi reset dan set tidak boleh sekaligus, Nilai Q dan Q' haruslah berlawan seperti namanya.
2. Bagaimana jika B3 diputuskan atau tidak dihubungkan pada rangkaian, apada yang terjadi pada rangkaian?
Jawab:
Jika B3 dilepas maka yang berperan sebagai clock dari rangkaian JK flip flop akan menghilang sehingga J-K flip flop tidak akan bisa melakukan perubahan walau j dan k divariasikan. Clock berperan sebagai jantung dari JK flip flop, tanpanya JK flip flop tidak akan be=isa menghasilkan perubahan output atau flip flop tidak hidup.
3. Jelaskan apa yang dimaksud kondisi toggle, kondosi not change dan kondisi terlarang fli flop
Jawab:
Toggle adalah kondisi dimana output yang dihasilkan rangkaian flip-flop kebalikan dari output sebelumnya. contoh pada JK flip flop dan T flip flop. Jika inputnya 1 pada J dan K sekaligus maka akan terjadi toggle atau kebalikan dari nilai sebelumnya berdasarkan siklus colck.
Not Change, adalah kondisi outptu tanpa perubahan atau sama seperti kondisi sebelumnya. kondisi ini terjadi pada semua flip flip kecuali D flip flop yaitu saat input bernilai 0 dan 0 pada kedua inputan flip flop kecuali clock.
Kondisi terlarang, adalah kondisi berniali 1 pada Q dan Q'. disebut terlarang sebab Q dan Q' memiliki logika yang sama sedangkan seharusnya berbeda. kondisi ini terjadi pad R-S Flip flop saat inputnya R =1 dan S = 1
Tidak ada komentar:
Posting Komentar